起原：半导体行业不雅察 痔疮 肛交，作家杜芹DQ
跟着摩尔定律逐步进入其发展轨迹的后半段，芯片产业越来越依赖先进的封装时刻来推动性能的飞跃。在封装时刻由平面走向更高维度的2.5D和3D时，互联时刻成为要害中的要害。面对3D封装日益增长的复杂性和性能条款，传统互联时刻如引线键合、倒装芯片键合和硅通孔（TSV）键合等，正慢慢泄露其局限。在这种布景下，搀和键合时刻以其编削性的互联后劲，正成为行业的新宠。
四大主要的互联时刻
（图源：SK海力士）
搀和键合，或称为Hybrid Bonding，主要有两种使用风光。第一种是晶圆到晶圆，用于CIS 和NAND，在这些边界，搀和键合如故阐发了其效果。铜搀和键合最早出面前2016年，其时索尼将这项时刻用于CMOS图像传感器；另一种是裸片到晶圆搀和键合，这比晶圆间键合愈加高低，但这种工艺变化关于逻辑和高带宽内存 (HBM) 很有敬爱。
晶圆对晶圆（Wafer-to-Wafer，W2W）搀和键合的身手经由（起原：应用材料）
裸片对晶圆（Die-to-Wafer，D2W）搀和键合的身手经由（起原：应用材料）
搀和键合时刻具有以下特色：1）它允许不同的芯片层，如存储器层和逻辑层，在无需通过硅通孔（TSV）的情况下平直互连，显贵提高信号传输速率并贬低功耗；2）通过芯片和晶圆之间的平直铜对铜键合，最大公法地镌汰导线长度；3）与传统TSV时刻比较，搀和键合减少了层间物理流畅的需求，使芯片盘算更紧凑，有意于结束更高性能和密度。据悉，在应用搀和键合时，1正常毫米的面积内可流畅10，000至100，000个通孔；4）搀和键合还可减少芯片里面的机械应力，提高产物的全体可靠性，同期支抓更高的数据传输速率和更低的能耗。
搀和键合已成为芯片盖楼、异日3D封装的一项要害时刻，是结束高性能、高密度和低功耗芯片盘算的要害时刻之一。在这么的布景下，晶圆厂、存储厂、拓荒厂，都盯上了搀和键合。
搀和键合的先驱们
搀和键合时刻已成为晶圆制造业的共鸣，行业巨头如台积电、三星和英特尔正在竞相鞭策5纳米及更先进制程时刻的开发。在这一进度中，搀和键合时刻显得尤为要害，被视为高端制造的必由之路。
动漫xx台积电：独一结束搀和键合营业化的公司
在搀和键合边界，全球名挨次一的晶圆代工公司台积电最有发言权。台积电是迄今为止独逐一家将搀和键合营业化的芯片公司。台积电的3D封装-SoIC即是使用的搀和键合时刻，该作事名为3DFabric，已应用于AMD V-Cache。
据台积电的公开府上夸耀，凭借创新的键合决议，SoIC时刻为芯片 I/O 提供了刚劲的键合间距可彭胀性，从而结束了高密度芯片间互连。键距从低于10 µm的章程运转。与面前业界起初进的封装治理决议比较，短芯片到芯片流畅具有更小的外形尺寸、更高的带宽、更好的电源竣工性 (PI)、信号竣工性 (SI) 和更低的功耗。
台积电展示的SoC-Exceptional-scalability
（起原：台积电）
台积电的SoIC时刻将同构和异构小芯片集成到单个雷同 SoC 的芯片中，该芯片具有更小的占大地积和更薄的外形，不错全体集成到先进的 WLSI（别名 CoWoS 作事和 InFO）中。从外不雅上看，新集成的芯片就像通用的SoC芯片通常，但镶嵌了所需的异构集奏凯能。
SoIC与SoC的外不雅对比
（起原：台积电）
三星：积极引入搀和键合
三星电子正运转隆重引入搀和键合，三星“一条腿”是为了增强其代工身手，另一条腿是在HBM上发力。
据业界2月1日讯息，Besi Semiconductor和应用材料正在三星电子天安园区安设搀和键合干系拓荒。天安园区是三星电子的先进封装出产基地。该拓荒权衡将用于 X-Cube 和 SAINT 等下一代封装治理决议。据业内东谈主士夸耀：“据我所知，该拓荒用于非内存封装。”
据了解，三星电子的最新投资主如果为了加强其先进封装身手。三星电子正准备推出给与搀和键合的 X-Cube。业界预测，搀和键合也不错应用于三星电子计较从本年运转推出的Saint平台。该公司计较提供3D封装作事，举例Saint-S（将SRAM堆叠在逻辑芯片上）、Saint-L（将逻辑芯片堆叠在逻辑芯片上）以及Saint-D（将DRAM芯片堆叠在逻辑芯片上）。
业界预测，三星电子对搀和键合设施的投资可能会赢得英伟达和AMD等大客户的疼爱。这是因为这些无晶圆厂客户的AI芯片中所用的CoWoS封装对搀和键合的需求正在加多。
另一方面，据三星电子执行副总裁兼 DRAM 产物与时刻团队负责东谈主 SangJoon Hwang 在三星博客上发表的社论博客著作，三星的HBM4 将于 2025 年推出。HBM4内存将给与一些针对高热性能进行优化的时刻，举例非导电膜（NCF）拼装和搀和铜键合（HCB）。
英特尔：搀和键合呼之欲出
在晶体管降生75周年的2022年IEDM会议上，英特尔就展示了其给与搀和键合时刻，悉力于将封装时刻密度晋升10倍的弘愿。英特尔计较将这一时刻应用于其3D封装时刻Foveros Direct，该时刻已在前年结束了营业化扩充。
在本年的ECTC上，英特尔发表了一篇辩论搀和键合时刻的论文。图左侧的时刻称为 Foveros，凸块间距为50微米，每正常毫米约莫有400个凸块。异日，英特尔的宗旨是将凸块间距收缩至约10微米，并结束每正常毫米10，000个凸块。
下图比较了传统凸点接合时刻与搀和接合时刻。与底部填充比较，搀和键合时刻可将互连间距减小至10微米以下，从而结束更高的载流身手、更密集的铜互连密度以及更好的热性能。然而，搀和键合时刻需要新的制造、处理、清洁和测试方法。
据报谈，英特尔有望在2024年率先在其逻辑芯片与互连器之间给与搀和键合时刻。Foveros Direct权衡将给与晶粒对晶圆的搀和键合方法，其间距权衡在9至10微米之间。比较之下，英特尔的Meteor Lake产物给与热压缩键合（TCB）时刻的间距为36微米，而Lakefield产物给与通过硅孔（TSV）的凸块流畅时刻的间距为55微米。
SK海力士：HBM率先引入搀和键合
存储厂商SK海力士也盯上了搀和键合。
前年，SK海力士凭借在高带宽存储器（HBM）芯片的当先，成为这一轮AI高涨的重度赚钱者。但你可能不知谈的是，SK海力士在封装时刻也有很著名。举例，SK海力士所开发的CoC（片上芯片）封装时刻，能将两个（或更多）芯片电流畅在一皆，无需 TSV（硅通孔）；K海力士还开发了异构集成和扇出RDL时刻等先进封装时刻。前年，SK海力士恰是由于率先在第五代HBM的出产中引入了大边界回流成型底部填充 (MR-MUF) 工艺，从而保抓了HBM行业熏陶者的地位。
SK海力士的MR-MUF时刻提高了HBM突出100，000个微凸块互连的质地。此外，该封装时刻充分加多了热编造凸块的数目，同期由于给与了高导热率的模制底部填充（MUF）材料，因此与竞争敌手比较，散热性能愈加出色。这一向上匡助SK海力士加多了其在HBM商场的份额，并最终在HBM3边界占据了当先地位。
如今SK海力士正在HBM芯片中积极鞭策“搀和键合”新工艺，以看护其在全球商场的当先地位。那么，为什么HBM要给与搀和键合时刻呢？
源泉让咱们再来练习下HBM芯片，所谓的HBM，其实即是通过堆叠DRAM层数来提高数据处理速率的存储器。其主要通过TSV+填充物的风光来流畅DRAM层。据SK海力士称，HBM芯片面前的要领厚度为720微米（µm）。“当HBM的层数达到12层致使更多时，可能会出现高度方面的问题，这就需要操纵搀和键合时刻来治理”SK海力士的晶圆键合负责东谈主Kang Ji-ho曾在一次会议上暗示。SK海力士权衡，2026年足下参预量产的的第六代HBM（即HBM4），其层数条款可高达16层，这对现存封装时刻提议了强大的挑战。
搀和键合时刻是HBM边界的异日发展趋势。爽气来说，如果把HBM遐想成一座多层大楼，其中每一层都承载着存储数据的任务，当大楼层数过多时，仅靠传统的通过硅通孔（TSV）+填充物的流畅风光不及以看护其踏实且可靠。而搀和键合时刻就好比在每一层之间涂上了一种特殊的“胶水”，这么就不需要很是的撑抓物来固定这些层了，能显贵减小芯片的厚度。
简而言之，通过搀和键合时刻，他们省略制造出既高效又工致的高层内存芯片。搀和键合也被称为是“联想封装时刻”。
SK海力士率先晓谕在本年将搀和键合应用于HBM4产物，不竭引颈HBM时刻发展，这将为HBM4产物的性能和功耗带来编削性的晋升。
面前，SK海力士赢得了一定的进展。就在前年12月份在好意思国举行的全球半导体会议IEDM 2023上，SK海力士夸耀了其已确保HBM制造中使用的搀和键合工艺的可靠性。该公司论说称，其第三代HBM产物（HBM2E）给与了8层堆叠DRAM，而况在给与搀和键合工艺后奏凯通过了通盘可靠性测试。在此次测试中，SK海力士对HBM在高温环境下的使用寿命进行了评估，并查验了产物在客户焊合芯片过程中可能出现的潜在问题，涵盖了四个主要方面。固然本次测试是在第三代产物上进行的，其条款远低于HBM4规格，但这也展示出了搀和键合的后劲。
使用SK海力士搀和键合的HBM2E可靠性测试结果
据报谈，SK海力士权衡将在2025至2026年间结束其搀和键合时刻的营业化。最新的韩国媒体讯息指出，SK海力士近期与台积电共同发起了名为“One Team Strategy”的定约，两家将共同研发第六代HBM（高带宽存储器）芯片，即HBM4。在这一诱骗中，台积电权衡将承担HBM4芯片部单干艺的制造任务，绝顶可能包括要害的封装工艺，以增强产物的兼容性和性能。对此，SK海力士方面暗示：“关于定约的具体情况，公司不予置评。”
拓荒厂商，搀和键合的“卖铲东谈主”
搀和键合时刻，不是易事。其濒临的主要时刻挑战是：以经济资本结束无劣势的铜对铜接合，而况芯片对芯片的瞄准差错险些为零。这需要对高下流工艺以及拓荒盘算进行紧要修改。在此过程中，集成经由开发和协同优化在这里弘扬着要害作用。
在执行芯片或晶圆间的搀和键合时，必须保证它们的名义达到接近原子层级的极致清洁度，并进行至关要紧的身手——精准地对皆并键合二氧化硅绝缘层与铜战役点。这一过程需要绝顶洁净和高精度的键合拓荒。源泉，需要利用清洁和等离子体激活拓荒为键合作念好充分准备。紧接着，在第二阶段，使用键合机器精准地将集成电路扬弃到晶圆上。斟酌到这些拓荒的高端精密性条款，它们的资本相对较高，与前端制造拓荒的价钱不相高下。笔据Besi的报价，每台键合拓荒的资本在200万至250万欧元之间。
在搀和键合边界，主要的拓荒供应商包括应用材料公司（Applied Materials）、KLA Tencor、Lam Research、ASM Pacific Technology（ASMPT）和BE Semiconductor Industries（BESI）。正如淘金期间的铲子、筛网对淘金者至关要紧通常，搀和键合拓荒是芯片制造商结束时刻冲破的基础器具。它们的拓荒精度、可靠性和创新程度平直关系到芯片制造商是否能在强烈的商场竞争中胜出。
由于与英特尔和台积电的始终诱骗关系，荷兰后端行家Besi面前在芯片对晶圆搀和键合边界处于有意地位。据其首席执行官布里克曼暗示，八年前台积电条款Besi公司运转为其时刻开发键合机。“台积电在通盘学习弧线过程中匡助了咱们，”他在前年汲取New Street Research公司Pierre Ferragu采访时说。“咱们处于一个独到的情况，领有正确的客户。从一运转咱们就一直在遴荐赢家。与应用材料的诱骗在清楚洁净室环境的条款方面极为有匡助。”
Besi和应用材料在搀和键合边界有着密切的诱骗。自2020年10月以来，Besi和 Applied 公司通过在新加坡确立非凡中心 (CoE) 来进行时刻开发。纵不雅两家公司的搀和键合产物组合，Besi主如果批量出产搀和键合芯片贴装拓荒，而Applied则出产从电介质千里积拓荒到等离子体拓荒和化学机械抛光（CMP）拓荒等各式拓荒。应用材料公司的Insepra SiCN和 Catalyst CMP系统可结束与新材料的起初进的搀和键归拢增强名义处理。如前文所述的三星的产线亦然Besi和应用材料共同作用的结果。据Besi夸耀，拓荒一条清洁和键合出产线的总资本约为500万到600万欧元。应用材料公司和Besi各自占据其中的一半，具体取决于应用边界——存储器或逻辑芯片。
2021年，在COVID危境时辰的半导体高涨中，Besi晓谕，英特尔和台积电都快活购买50台搀和键合机。订单信得过运转增长是在2023年，是以这些计较似乎有些延伸，但Besi暗示它如故有身手每年出产180台搀和键合机。如果这个产能得到充分利用，将意味着很是的4亿欧元销售额。
奥地利的EV Group多年来提供了一种用于清洁芯片和晶圆并为扬弃系统作念准备的等离子体激活系统。EVG与ASM Pacific诱骗，后者提供键合机。EVG如故在搀和晶圆对晶圆键合商场上阐发了我方，在这个商场上圈套先，领罕见百台机器。险些通盘手机中的传感器都经过了EVG拓荒的晶圆对晶圆过程。在高端CMOS传感器商场，EVG正在与日本的TEL竞争。
起原：EV Group
搀和键合，已成为芯片发展的要紧趋势。面前的首要任务是，行业需要共同勤奋，推动芯片到晶圆搀和键合时刻的大边界出产。跟着越来越多的企业投身于这一创新边界，咱们有事理深信搀和键合时刻将在不久的将来迎来冲破性的发展。
预测异日，跟着高速通讯需求的束缚增长，铜互连将无法高慢传输需求，光互连时刻将成为异日发展的一大遴荐。
【近期会议】
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